请问关于verilog生成块的问题
By: geng9111、reg和wire 数据类型的变量有什么不同？一般什么场合下使用这两种数据类型？没有给出数据类型的说明时，如何区分这两种数据类型？
例如，夏书p78练习（8）、（9）
b7i:mx&z }!q
l1d4j2[| j:g2、关于“综合”的问题
v4v9wd1x各种模块被综合后对应什么样的硬件实现？这种综合有什么规则相对应吗？
|c7|ng!lo例如夏书 p80 练习（15）、（18）
3、什么是过程赋值语句？
用assign赋值和直接用“=”或“<=”赋值有什么区别？
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