[求助]如何用code实现对时钟周期的计算?
By: hunter1996要实现的功能是检测串行输入的数据,如果是1001就输出1。否则输出0。用的是max+plus ii,在编译的时候在database builder这步报错,说““missing sourse”错误位于if语句处
module check (in,out,clk);
input in,clk;
"k@mxbyuoutput out;
d.dyvs;[#_:y!d0|reg out;
e%njb4^6h4ereg[3:0] a;
?y#l^,a"greg [3:0] b;
zvf/sla}$i@initial
a=5; //检测输入数据是否有1001
u_%m/to#\0walways @(posedge clk)
begin
zmb6u d*p{ b[3]<=b[2];
b[2]<=b[1];
}?uo-q7dk5kk^^? b[1]<=b[0];
|$a_l ut6f;^} b[0]<=in;
if (a==b)
out<=1;
x1vvy~jt7d else out<=0;
end
endmodule
!o$c$b g p'|[:|%htr
另外我写的可能很不规范,高手们给我提提意见应该注意什么吧。
此文来自于:设计互动 (www.ccflash.org),转载请注明.
Recent Articles:
·[下载]verilog入门经典中文教程
·请教用isplever如何进行波形仿真??
·毕业设计:关于 verilog 的
·我找到的 “verilog数字系统设计教程”下载点
·从算法到硬件逻辑的实现(夏宇闻)含word版
·verilog hdl学习团队设计题目(三)
·verilog hdl学习团队设计题目(二)
·关于移位输出的问题
·求助:verilog hdl程序综合时出错
·[讨论]关于verilog hdl学习团队的意见与建议(会员
·关于标量线网向量线网与位选择部分选择的关系
·[求助]麻烦高手写一段ask调制的verilog实现
·请各位大虾帮忙指正下程序中的错误之处!
·怎样用verilog写一个zigzag扫描的程序
·请教一个verilog的语法问题
·夏与闻《verilog数字系统设计》上有一处好像有问题?提出
·[原创]关于时序约束问题
·[求助]reg类型跟最后实际用到的寄存器有关嚰?
·求救:状态机
·帮忙看一下
·[下载]verilog入门经典中文教程
·请教用isplever如何进行波形仿真??
·毕业设计:关于 verilog 的
·我找到的 “verilog数字系统设计教程”下载点
·从算法到硬件逻辑的实现(夏宇闻)含word版
·verilog hdl学习团队设计题目(三)
·verilog hdl学习团队设计题目(二)
·关于移位输出的问题
·求助:verilog hdl程序综合时出错
·[讨论]关于verilog hdl学习团队的意见与建议(会员
·关于标量线网向量线网与位选择部分选择的关系
·[求助]麻烦高手写一段ask调制的verilog实现
·请各位大虾帮忙指正下程序中的错误之处!
·怎样用verilog写一个zigzag扫描的程序
·请教一个verilog的语法问题
·夏与闻《verilog数字系统设计》上有一处好像有问题?提出
·[原创]关于时序约束问题
·[求助]reg类型跟最后实际用到的寄存器有关嚰?
·求救:状态机
·帮忙看一下