[公告]高手的进来看看
By: hunter4444 我用fpga实现一个较时序电路.在一些教程的数据类型部分章节写到,实例的输入端口可由net/reg型驱动,但输入端口必须是net型,输出端口也只能驱动net型.我一直把它们声明为reg型,仿真和下载调试时也没有出错.请问这有什么不同吗,<p> 我的开发过程是,先编写底层模块的代码,然后将其实例化后,在ise的ecs中将各个子模块用网络标号连接,并加以端口,分配至各个引脚.</p><p> 在编写各模块代码时,我是将必要的输入信号在时钟的上升沿赋给相应寄存器型变量.同时也将输出信号首先声明为寄存器型变量,然后assign给输出信号输出.</p>
该文来自:设计互动 (www.ccflash.org),详细参考以上网站.
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